Full metadata record
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 현유진 | ko |
| dc.contributor.author | 오우진 | ko |
| dc.contributor.author | 이종훈 | ko |
| dc.date.accessioned | 2018-01-25T00:43:48Z | - |
| dc.date.available | 2018-01-25T00:43:48Z | - |
| dc.date.created | 2018-01-17 | - |
| dc.date.issued | 2011-09 | - |
| dc.identifier.citation | 전자공학회논문지 - SP, v.48, no.5, pp.123 - 128 | - |
| dc.identifier.issn | 1229-6384 | - |
| dc.identifier.uri | http://hdl.handle.net/20.500.11750/4980 | - |
| dc.description.abstract | 본 논문에서는 레이더의 탐지 알고리즘에 적용되는 CA-CFAR 알고리즘을 설계하였다. CFAR 알고리즘의 제곱평균 연산을위해 근사화 기법을 사용하였으며, 고정 소수점을 이용하여 관련 연산을 처리하였다. 이러한 구조는 하드웨어 복잡도를 줄일뿐 아니라 계산량을 감소시킬 수 있다. CFAR 연산은 슬라이딩 윈도우 기법을 기반으로 하는데, 이를 고속으로 처리하기 위해동시 병렬 처리 가능한 다중 윈도우 방식도 제안하였다. 제안된 CA-CFAR 프로세서는 실제 FPGA를 통해 합성되어지고 구현되었다. 또한 FPGA 내에서 제공한 라이버러리를 이용한 제곱평균 연산 방법과 성능 비교를 하였다. 검증 결과 제안된 하드웨어 구조는 399MHz까지 동작가능하며, 전체 계산 시간은 약 70% 향상됨을 확인 할 수 있다. | - |
| dc.language | Korean | - |
| dc.publisher | 대한전자공학회 | - |
| dc.title | 하드웨어 복잡도를 줄인 고속 CA-CFAR 프로세서 설계 | - |
| dc.title.alternative | (Fast CA-CFAR Processor Design with Low Hardware Complexity) | - |
| dc.type | Article | - |
| dc.type.local | Article(Domestic) | - |
| dc.type.rims | ART | - |
| dc.description.journalClass | 2 | - |
| dc.identifier.kciid | ART001591302 | - |
| dc.contributor.nonIdAuthor | 오우진 | - |
| dc.identifier.citationVolume | 48 | - |
| dc.identifier.citationNumber | 5 | - |
| dc.identifier.citationStartPage | 123 | - |
| dc.identifier.citationEndPage | 128 | - |
| dc.identifier.citationTitle | 전자공학회논문지 - SP | - |
| dc.description.isOpenAccess | N | - |
| dc.contributor.affiliatedAuthor | 현유진 | - |
| dc.contributor.affiliatedAuthor | 이종훈 | - |
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