https://scholar.dgist.ac.kr/handle/20.500.11750/850 Wed, 09 Sep 2026 17:43:04 GMT 2026-09-09T17:43:04Z https://scholar.dgist.ac.kr/handle/20.500.11750/60706 Title: 로우 해머링을 방지하기 위해 캐시 메모리를 제어하는 방법 및 장치 Author(s): 이승학; 김대훈 Abstract: 본 개시는 로우 해머링을 방지하기 위해 캐시 메모리를 제어하는 방법 및 장치에 관한 것이다. 본 개시의 일 실시 예에 따른 방법은, 제1 캐시 세트의 캐시 불일치에 따른 메모리 요청에 기초하여, 디램의 적어도 하나의 로우를 활성화할 수 있다. 또한, 방법은, 적어도 하나의 로우가 활성화되는 횟수와 기설정된 횟수의 비교에 기초하여, 적어도 하나의 로우를 공격자 로우로 설정할 수 있다. 또한, 방법은, 제1 캐시 세트의 확장 세트인 제2 캐시 세트를 추출할 수 있다. 또한, 방법은, 공격자 로우의 데이터를 제2 캐시 세트에 저장할 수 있다. https://scholar.dgist.ac.kr/handle/20.500.11750/60706 https://scholar.dgist.ac.kr/handle/20.500.11750/59306 Title: 메모리 인터리빙을 사용하는 계층 메모리 환경을 위한 동적 캐시 할당 방법 Author(s): 정진; 소진인; 이종건; 김대훈; 이환준 https://scholar.dgist.ac.kr/handle/20.500.11750/59306 https://scholar.dgist.ac.kr/handle/20.500.11750/59252 Title: 메모리 시스템 및 메모리 시스템의 동작 방법 Author(s): 김대훈; 이종건; 이환준; 김민호; 소진인; 박형원; 정진; 정예지; 장민우 Abstract: Memory systems and methods for operating the same. A memory system comprises a first memory, a second memory having an operating speed different from that of the first memory, a storage unit configured to store an instruction, a prefetcher configured to update prefetcher data in response to occurrence of cache hits and a processor configured to execute the instruction stored in the storage unit. When the instruction is executed, the processor is configured to generate prefetcher friendly data by filtering the prefetcher data, set a prefetcher friendly bit in a first pointer area corresponding to the first memory and a second pointer area corresponding to the second memory based on the prefetcher friendly data, and determine whether data of the first pointer area and the second pointer area are migrated, in consideration of a reference bit and the prefetcher friendly bit of the first and second pointer areas. https://scholar.dgist.ac.kr/handle/20.500.11750/59252 https://scholar.dgist.ac.kr/handle/20.500.11750/58750 Title: Processor, system, and method of operation for dynamic cache allocation Author(s): 이종건; 정진; 소진인; 이환준; 김대훈 Abstract: Processors, systems, and methods of operation are provided for dynamic cache allocation. The processor includes: a processing core configured to process each of a plurality of requests by accessing a respective one of a first memory and a second memory; a delay monitor configured to generate first delay information and second delay information, the first delay information including a first access delay to the first memory and the second delay information including a second access delay to the second memory; a plurality of cache lines, the plurality of cache lines being divided into a first partition and a second partition; and a decision engine configured to allocate each of the plurality of cache lines to one of the first partition and the second partition based on the first latency information and the second latency information. https://scholar.dgist.ac.kr/handle/20.500.11750/58750