Driving Strength-Based Compute-In-Memory SRAM macro with Adaptive Dynamic Range

Abstract

The analog compute-in-memory macros (ACIM) have been proposed to enhance energy efficiency and high-dimension MVM operations for edge AI applications. Prior works achieve high energy efficiency but suffering from low multiply-and-accumulation (MAC) accuracy due to the device mismatch. Therefore, most prior arts still rely on the inherent fault tolerance of network architectures to low MAC accuracy. This work presents a driving strength (DS) -based SRAM computing-in-memory (CIM) macro with adaptive dynamic range to achieve superior MAC/network accuracy. The proposed macro consists of 128x128 DS-SRAM bitcells and peripheral circuits. Each bitcell consists of a standard 6T SRAM bitcell, heterogeneous logic unit (HLU) for bitwise logic reconfigurability (AND/OR/XOR/XNOR/NOT), and a multiply and accumulation driver (MACD). A 6b-capacitor-based SAR (C-SAR) ADC with a complementary readout driver (CRD) reads out the MAC output with the optimized sensing margin and occupies 35% less area than a flip- flop-based SAR circuit. The input-aware binary search logic (IABS) secures the optimal conversion time based on the input. The proposed SRAM macro is fabricated in 65nm CMOS technology and demonstrates 100/99.59% MAC error suppression in LeNet-5/VGG-16 network architectures, thereby achieving 0/0.07% accuracy loss compared to software. The measured energy efficiency is 687.5 TOPS/W with the supply voltage of 0.825 V. Keywords: Processing-in-memory, compute-in-memory, SRAM, Neural network, SAR-ADC|말단 장치에서 더 큰 차원의 행렬 곱셈을 지원하고, 더 높은 전력 효율성을 달성하기 위해, 아날로그 기반의 인-메모리 연산 장치들이 연구되고 있다. 지금까지 제안되어 온 연산 장치들은 높은 전력 효율을 달성하였다고 보고되고 있지만 공정상의 한계로 인해 발생하는 소자들 간의 불일치로 높은 곱셈-누산 연산 정확도를 달성하는데 어려움을 겪고 있다. 따라서 대부분의 선행 기술들은 연산 장치의 낮은 연산 정확도를 인공신경망의 고유한 내적 결함성에 의존하고 있다. 본 논문에서는 높은 곱셈-누산 연산 정확도 및 인공신경망 정확도를 달성하기 위해 적응형 동적 범위를 포함한 구동 강도 기반 인-메모리 연산 장치를 제시한다. 제안된 연산장치는 128 X 128 개의 비트셀과 주변부 회로로 구성되어 있다. 각 비트셀은 표준 정적 램 비트셀과 이기종 논리 연산장치, 누산 드라이버로 구성되어 있다. 상보적 판독 드라이버가 포함된 사 6 비트의 축전지 기반의 축차 비교형 아날로그-디지털 변환회로는 최적화된 감지 마진으로 곱셈-누산 연산의 출력을 읽어내고 플립플롭 기반의 축차 비교형 아날로그-디지털 변환회로보다 35% 적은 면적을 사용한다. 입력 인식 이진 검색 로직은 128 비트의 입력을 기반으로 최적의 변환시간을 확보한다.고안된 연산장치는 65nm의 CMOS technology를 사용하여 제작되었으며 LeNet-5/VGG-16 인공신경망에 대해 100/99.59%수준의 곱셈-누산 연산오류를 억제하여 소프트웨어 기반의 인공신경망의 정확도와 비교하였을 때 0/0.07%의 정확도 감소를 달성하였다. 전력 효율은 공급 전압이 0.825 V 일 때 687.5 TOPS/W 로 측정되었다. 핵심어: 인-메모리 연산 장치, 정적 램, 축차 비교형 아날로그-디지털 변환기, 인공신경망