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dc.contributor.author 서순애 -
dc.contributor.author 송민호 -
dc.contributor.author 이명재 -
dc.contributor.author 김태광 -
dc.date.accessioned 2023-04-01T02:10:21Z -
dc.date.available 2023-04-01T02:10:21Z -
dc.identifier.uri http://hdl.handle.net/20.500.11750/45794 -
dc.description.abstract 본 발명은 전하 트랩에 의한 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것으로, 제 1 금속층; 상기 제 1 금속층 상에 배치되며, 1 내지 15 nm의 두께를 가지며, 절연성 금속산화물을 포함하는 절연체층; 상기 절연체층 상에 배치되는 반도체층; 및 상기 반도체층 상에 배치되는 제 2 금속층;을 포함하는 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템에 관한 것이다. -
dc.title 전하 트랩에 의한 2단자 저항변화 메모리 및 이의 제조방법, 이를 포함하는 크로스포인트 어레이 구조의 메모리 시스템 -
dc.title.alternative 2-terminal resistive random access memory by charge trap and preparation method thereof, and cross point array structure memory system comprising the same -
dc.type Patent -
dc.publisher.country KO -
dc.identifier.patentApplicationNumber 10-2020-0052193 -
dc.date.application 2020-04-29 -
dc.identifier.patentRegistrationNumber 10-2506024 -
dc.date.registration 2023-02-28 -
dc.contributor.assignee (재)대구경북과학기술원(100/100) -
dc.type.iprs 특허 -
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Division of Nanotechnology 3. Patents

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