Fault-Tolerance in CXL-Based Memory Pooling Environments

Abstract

Datacenters adopt memory disaggregation to cut TCO and raise utilization by pooling CXL memory and elastically allocating it across hosts. CXL makes this practical by enabling load/store access to pooled memory with lower latency than RDMA. However, when many hosts share a CXL memory pool, a single-device failure can impact multiple hosts, so fault tolerance is essential; further CXL’s HW-managed load/store path leave little room for software to synchronize parity on writes. This paper address this with a HW/SW co-design: the CXL switch performs in-line parity updates, while the kernel manages coding groups, enhanced by 2 MB THP, a huge-page-aware CXL switch SRAM cache, and hotness-based THP placement. In trace-driven evaluation, our design provides fault tolerance with only ~11% latency overhead on write-intensive and ~1% on read- intensive workloads relative to Ideal (No fault tolerance)|현대 데이터센터는 TCO 절감과 메모리 활용률 제고를 위해 메모리를 풀링·탄력 할당하는 메모리 디스어그리게이션을 채택한다. 그러나 다수 호스트가 동일 CXL 디바이스를 공유하면 단일 디바이스 장애의 파급 범위가 커지므로 결함 허용 (fault tolerance)이 필수다. 특히 CXL 환경에서는 CXL 디바이스 접근이 하드웨어로 처리되기에 소프트웨어가 개입해 패리티를 동기화하기 어렵다. 본 논문은 이를 CXL 스위치가 인라인 패리티 업데이트를 수행하고, 커널이 코딩 그룹 메타데이터를 관리하여 HW/SW 병합 디자인으로 해결한다. 또한 2 MB THP와 huge-page 인지 스위치 SRAM 캐시, 페이지 빈도 기반 THP 배치로 메타데이터 I/O와 쓰기 경로 부담을 줄인다. 트레이스 기반 평가에서 제안 기법은 Ideal (결함 허용 미제공) 대비 쓰기 집약 워크로드에서 약 10%, 읽기 집약 워크로드에서 1%의 지연 오버헤드만으로 안정적인 결함 허용을 제공함을 보였다.