Design of Phase-Interpolator-Based Muller-Mueller Clock and Data Recovery for High-Speed Wireline

Abstract

This thesis presents the modeling, design, and hardware verification of an analog-to-digital converter (ADC)-based Mueller–Muller clock and data recovery (MMCDR) system utilizing a phase interpolator (PI) for high-speed wireline receivers. Behavioral modeling was conducted using MATLAB and XMODEL to analyze the loop dynamics and phase-detector characteristics of the MMCDR. Through PI code-sweep and jitter- tolerance (JTOL) simulations, the phase-detector polarity and gain were characterized, confirming stable timing-lock behavior with a 3-dB tracking bandwidth of approximately 6 MHz. For hardware verification, the MMCDR architecture was implemented on a radio-frequency system-on-chip (RFSoC) platform (ZCU111). A sampling-phase-sweep technique was developed by introducing a small frequency offset between an arbitrary waveform generator (AWG) and the ADC sampling clock, enabling phase-dependent measurements without modifying the on-board clocking network. The implemented clock-path digital signal processing (DSP) block, consisting of a feed-forward equalizer (FFE) and a Mueller–Muller phase detector (MMPD), was evaluated using on-chip signal observation through the integrated logic analyzer (ILA). Measured results closely matched simulation data: the four-level pulse-amplitude-modulated (PAM-4) MMPD exhibited multiple false-lock points, while the two-level non-return-to-zero (NRZ)-like configuration achieved a single monotonic zero- crossing, indicating improved linearity and stability. These results validate the proposed modeling and hardware verification framework, demonstrating its effectiveness for next-generation ADC-based clock and data recovery systems in high-speed wireline transceivers. Keywords: ADC-based CDR, Mueller–Muller phase detector, phase interpolator, RFSoC, jitter tolerance, high- speed wireline receiver.|본 논문에서는 고속 유선 송수신기에서 사용되는 ADC(Analog-to-Digital Converter) 기반 뮐러-뮐러 클록 및 데이터 복원(MMCDR; Mueller–Muller Clock and Data Recovery) 시스템을 설계하고, 위상 보간기(PI; Phase Interpolator) 를 이용한 타이밍 복원 기법을 제안하였다. 제안된 CDR 구조는 MATLAB 및 XMODEL을 이용하여 동작 특성과 루프 동역학을 모델링하였으며, PI 코드 스윕 시뮬레이션과 지터 톨러런스(JTOL; Jitter Tolerance) 분석을 통해 위상 검출기의 극성과 이득 특성을 평가하였다. 그 결과, 약 6 MHz의 3 dB 트래킹 대역폭을 가지며 안정적인 락킹(locking) 동작을 확인하였다. 하드웨어 검증은 ZCU111 RFSoC(Radio-Frequency System-on-Chip) 플랫폼을 기반으로 수행되었다. AWG(Arbitrary Waveform Generator) 와 ADC 간의 주파수 오프셋을 인가하여 샘플링 위상을 연속적으로 변화시키는 샘플링 위상 스윕(phase-sweep) 기법을 적용함으로써, 보드 클록 회로를 수정하지 않고도 위상 의존적 응답을 측정할 수 있었다. RFSoC 내부에 구현된 클록 경로 DSP(Digital Signal Processing) 블록은 FFE(Feed-Forward Equalizer) 와 MMPD(Mueller–Muller Phase Detector) 로 구성되었으며, ILA(Integrated Logic Analyzer) 를 통해 내부 신호를 관찰하였다. 측정 결과, PAM-4 MMPD의 경우 복수의 위상 락 포인트(false lock)가 나타났으며, NRZ 유사 구조에서는 단일 단조형 제로 교차(zero-crossing) 특성이 관찰되어 위상 선형성과 안정성이 향상됨을 확인하였다. 이를 통해 제시된 모델링 및 검증 방법론이 ADC 기반 CDR 시스템의 효율적인 설계 및 하드웨어 검증에 유용함을 입증하였다.