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DC Field Value Language
dc.contributor.author 고민지 -
dc.contributor.author 조창희 -
dc.contributor.author 강장원 -
dc.date.accessioned 2018-07-11T12:12:16Z -
dc.date.available 2018-07-11T12:12:16Z -
dc.date.issued 2016-05-18 -
dc.identifier.uri http://hdl.handle.net/20.500.11750/7839 -
dc.description.abstract 소스와 연결된 그래핀 층, 드레인과 연결된 제 1 층 및 그래핀 층 및 제 1 층을 연결하는 터널링 배리어를 포함하는 채널을 포함하는 포토 트랜지스터 및 이를 제작하기 위한 방법이 제공된다. 포토 트랜지스터는 전계 효과 트랜지스터(Field Effect Transistor; FET) 구조를 갖는다. -
dc.title 그래핀을 이용하여 포토 트랜지스터를 제작하는 방법 및 포토 트랜지스터 -
dc.title.alternative METHOD FOR PRODUCING PHOTO TRANSISTOR USING GRAPHENE AND PHOTO TRANSISTOR -
dc.type Patent -
dc.contributor.localid 120141 -
dc.type.rims PAT -
dc.contributor.nonIdAuthor 고민지 -
dc.contributor.nonIdAuthor 강장원 -
dc.publisher.country KO -
dc.identifier.patentApplicationNumber 10-2016-0060629 -
dc.date.application 2016-05-18 -
dc.identifier.patentRegistrationNumber 10-1806024 -
dc.date.registration 2017-11-30 -
dc.contributor.assignee (재)대구경북과학기술원(100/100) -
dc.description.claim 전계 효과 트랜지스터(Field Effect Transistor; FET) 구조를 갖는 포토 트랜지스터에 있어서,게이트(gate)와 연결된 절연층; 및상기 절연층과 연결되고, 소스(Source) 및 드레인(drain)을 연결하는 채널(channel)을 포함하고,상기 채널은,상기 소스와 연결된 그래핀 층;상기 드레인과 연결된 제 1 층; 및상기 그래핀 층 및 상기 제 1 층을 연결하는 터널링 배리어(tunneling barrier)를 포함하고,상기 제1 층은 반도체 박막이고,상기 반도체 박막의 페르미 준위(Fermi level)는 상기 게이트에 소정의 음의 바이어스 전압이 가해진 경우에 낮아진 상기 그래핀 층의 페르미 준위 보다 낮은,포토 트랜지스터. -
dc.description.claim 전계 효과 트랜지스터(Field Effect Transistor; FET) 구조를 갖는 포토 트랜지스터에 있어서,게이트(gate)와 연결된 절연층; 및상기 절연층과 연결되고, 소스(Source) 및 드레인(drain)을 연결하는 채널(channel)을 포함하고,상기 채널은,상기 소스와 연결된 그래핀 층;상기 드레인과 연결된 제 1 층; 및상기 그래핀 층 및 상기 제 1 층을 연결하는 터널링 배리어(tunneling barrier)를 포함하고,상기 제1 층은 반도체 박막이고,상기 반도체 박막의 페르미 준위(Fermi level)는 상기 게이트에 소정의 음의 바이어스 전압이 가해진 경우에 낮아진 상기 그래핀 층의 페르미 준위 보다 낮은,포토 트랜지스터. -
dc.description.claim 전계 효과 트랜지스터(Field Effect Transistor; FET) 구조를 갖는 포토 트랜지스터에 있어서,게이트(gate)와 연결된 절연층; 및상기 절연층과 연결되고, 소스(Source) 및 드레인(drain)을 연결하는 채널(channel)을 포함하고,상기 채널은,상기 소스와 연결된 그래핀 층;상기 드레인과 연결된 제 1 층; 및상기 그래핀 층 및 상기 제 1 층을 연결하는 터널링 배리어(tunneling barrier)를 포함하고,상기 제1 층은 반도체 박막이고,상기 반도체 박막의 페르미 준위(Fermi level)는 상기 게이트에 소정의 음의 바이어스 전압이 가해진 경우에 낮아진 상기 그래핀 층의 페르미 준위 보다 낮은,포토 트랜지스터. -
dc.description.claim 전계 효과 트랜지스터(Field Effect Transistor; FET) 구조를 갖는 포토 트랜지스터에 있어서,게이트(gate)와 연결된 절연층; 및상기 절연층과 연결되고, 소스(Source) 및 드레인(drain)을 연결하는 채널(channel)을 포함하고,상기 채널은,상기 소스와 연결된 그래핀 층;상기 드레인과 연결된 제 1 층; 및상기 그래핀 층 및 상기 제 1 층을 연결하는 터널링 배리어(tunneling barrier)를 포함하고,상기 제1 층은 반도체 박막이고,상기 반도체 박막의 페르미 준위(Fermi level)는 상기 게이트에 소정의 음의 바이어스 전압이 가해진 경우에 낮아진 상기 그래핀 층의 페르미 준위 보다 낮은,포토 트랜지스터. -
dc.description.claim 전계 효과 트랜지스터(Field Effect Transistor; FET) 구조를 갖는 포토 트랜지스터에 있어서,게이트(gate)와 연결된 절연층; 및상기 절연층과 연결되고, 소스(Source) 및 드레인(drain)을 연결하는 채널(channel)을 포함하고,상기 채널은,상기 소스와 연결된 그래핀 층;상기 드레인과 연결된 제 1 층; 및상기 그래핀 층 및 상기 제 1 층을 연결하는 터널링 배리어(tunneling barrier)를 포함하고,상기 제1 층은 반도체 박막이고,상기 반도체 박막의 페르미 준위(Fermi level)는 상기 게이트에 소정의 음의 바이어스 전압이 가해진 경우에 낮아진 상기 그래핀 층의 페르미 준위 보다 낮은,포토 트랜지스터. -
dc.description.claim 전계 효과 트랜지스터(Field Effect Transistor; FET) 구조를 갖는 포토 트랜지스터에 있어서,게이트(gate)와 연결된 절연층; 및상기 절연층과 연결되고, 소스(Source) 및 드레인(drain)을 연결하는 채널(channel)을 포함하고,상기 채널은,상기 소스와 연결된 그래핀 층;상기 드레인과 연결된 제 1 층; 및상기 그래핀 층 및 상기 제 1 층을 연결하는 터널링 배리어(tunneling barrier)를 포함하고,상기 제1 층은 반도체 박막이고,상기 반도체 박막의 페르미 준위(Fermi level)는 상기 게이트에 소정의 음의 바이어스 전압이 가해진 경우에 낮아진 상기 그래핀 층의 페르미 준위 보다 낮은,포토 트랜지스터. -
dc.description.claim 전계 효과 트랜지스터(Field Effect Transistor; FET) 구조를 갖는 포토 트랜지스터에 있어서,게이트(gate)와 연결된 절연층; 및상기 절연층과 연결되고, 소스(Source) 및 드레인(drain)을 연결하는 채널(channel)을 포함하고,상기 채널은,상기 소스와 연결된 그래핀 층;상기 드레인과 연결된 제 1 층; 및상기 그래핀 층 및 상기 제 1 층을 연결하는 터널링 배리어(tunneling barrier)를 포함하고,상기 제1 층은 반도체 박막이고,상기 반도체 박막의 페르미 준위(Fermi level)는 상기 게이트에 소정의 음의 바이어스 전압이 가해진 경우에 낮아진 상기 그래핀 층의 페르미 준위 보다 낮은,포토 트랜지스터. -
dc.identifier.iprsType 특허 -
dc.contributor.affiliatedAuthor 고민지 -
dc.contributor.affiliatedAuthor 조창희 -
dc.contributor.affiliatedAuthor 강장원 -
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Department of Physics and Chemistry Future Semiconductor Nanophotonics Laboratory 3. Patents

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