3차원 디락 준금속을 이용한 단전자 트랜지스터 및 그 제조방법

Abstract

게이트 전극, 소스 전극, 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 채널층을 포함하는 단전자 트랜지스터이며, 상기 채널층은 자기장 내에 놓이는 3차원 디락 준금속 나노와이어를 포함하는 단전자 트랜지스터를 개시한다. 본 발명의 일 측면에서 제공되는 단전자 트랜지스터는, 3차원 디락 준금속 나노와이어를 사용하면서 자기장을 가해 터널링을 억제함으로써 동작 속도가 향상된 단전자 트랜지스터를 구현할 수 있는 효과가 있다.