A Cross-Point PRAM-Based Voltage-Mode Processing-In-Memory Macro with the Gilbert Cell-Based Active Feedback

Abstract

This thesis introduces a phase change RAM (PRAM)-based voltage-mode processing-in-memory (PIM) macro, addressing two major challenges: low MAC accuracy due to device-to-device variation in resistive memory cells and limitations in sensing multiply-accumulate (MAC) results, and overhead associated with the analog-to-digital converter (ADC). The macro enhances the reliability of PRAM cell data through an iterative write verification that adjusts the write pulses. Additionally, this thesis proposes a new approach to voltage- mode sensing MAC operations. This method integrates the Gilbert cell into the bit-line (BL) decoder to dynamically regulate the resistance of the transmission gate, thereby enhancing the accuracy of the readout BL voltage (V.RBL), which represents the MAC results. This adjustment enhances the minimum sensing margin of V.RBL by 2.66 times. The implementation of an input-aware successive approximation register ADC (SAR ADC) reduces the average latency of a 6-bit SAR ADC from 6 clock cycles to 4.5 cycles. Additionally, the symmetric structure of the bit-lines and word-lines in this macro supports bidirectional MAC operations in a one selector-one resistor cross-point array, facilitating transpose matrix-vector multiplication. This research significantly enhances the performance and efficiency of AI applications and contributes to the development of emerging non-volatile memory-based PIM systems. Keywords: Processing-in-memory, MAC operation, PRAM, OTS selector, Gilbert cell|본 논문은 상변화 메모리 기반 전압 모드 메모리 내 연산 매크로를 소개하며, 저항성 메모리 셀의 장치 간 변동과, 누적-연산 결과 감지의 한계에 의한 낮은 곱셈-누산 정확도 및 아날로그-디지털 변환기와 관련된 오버헤드와 같은 문제를 해결합니다. 이 매크로는 쓰기 펄스를 조정하는 반복적 쓰기 검증 과정을 통해 상변화 메모리 셀 데이터의 신뢰성과 안정성을 향상시킵니다. 또한, 전압 모드 감지 곱셈-누적 연산에 대한 새로운 접근 방식을 제안합니다. 이 방법은 길버트 셀을 비트라인 디코더에 통합하여 전송 게이트 저항을 동적으로 조절함으로써 곱셈-누적 결과를 나타내는 판독 비트라인 전압의 정확도를 향상시킵니다. 이 조정은 판독 비트라인 전압의 최소 감지 여유를 2.66 배 향상시킵니다. 입력 인식형 연속 근사 레지스터 아날로그-디지털 변환기의 구현은 6 비트 연속 근사 레지스터 아날로그-디지털 변환기의 평균 지연 시간을 6 클록 사이클에서 4.5 사이클로 줄입니다. 또한, 이 매크로의 비트라인과 워드라인의 대칭 구조는 하나의 선택기-하나의 저항 교차점 배열에서 양방향 곱셈-누적 연산을 지원하여 전치 행렬-벡터 곱셈을 용이하게 합니다. 이 연구는 인공지능 응용 프로그램의 성능과 효율성을 크게 향상시키며, 차세대 비휘발성 메모리 기반 메모리 내 연산 시스템의 발전에 기여할 것입니다.