The study of ZnO TFT based on ALD system

Abstract

박막 트랜지스터(TFT)의 성능 향상에 대한 연구는 고해상도 디스플레이, 유연 전자기기, 집적 회로 등 차세대 전자기기의 요구에 따라 지속적으로 진행되고 있다. IGZO가 발견된 이후, 산화물 반도체는 높은 이동도, 광학적 투명성, 저온 공정 호환성 등 우수한 전기적 특성으로 인해 큰 주목을 받고 있다. 초기에는 스퍼터링 기술이 산화물 TFT 제조에 주로 사용되었으나, 원자층 증착(ALD)이 우수한 박막 균일성, 정밀한 두께 제어, 저온 공정 호환성을 제공하며 더욱 유망한 대안으로 떠오르고 있다. 산화물 재료 중에서도 ZnO는 높은 전자 이동도와 간단한 조성을 갖춘 채널 재료로, 저온 공정이 요구되는 응용 분야에 이상적인 후보로 평가받고 있다. 본 연구에서는 ALD로 증착된 ZnO를 이용한 TFT의 전기적 성능을 채널 두께와 어닐링 조건에 따라 체계적으로 조사하였다. 또한, 뉴로모픽 소자나 메모리 소자에 적용 가능한 수직 적층형 TFT 설계를 위해 절연 물질의 형성 방법도 함께 연구하였다. 이동도, 임계 전압(Vth), 서브스레숄드 스윙(SS), 히스테리시스를 포함한 주요 성능 지표를 분석하여 이러한 매개변수의 영향을 평가하였다. 연구 결과, 디바이스 성능은 주로 산소 공공(Vo) 농도와 결정성의 약간의 향상에 의해 영향을 받는 것으로 나타났으며, 이는 XRD, AFM, XPS 분석을 통해 확인되었다. 특히, 180°C에서 1시간 동안 어닐링한 30nm ZnO 채널에서 최적의 이동도, 안정성, 캐리어 농도를 보이며 최적화된 성능이 확인되었다. 또한, ZnO-HfO2 인터페이스의 특성을 조사하기 위해 HfO2 게이트 유전체층에 O2 플라즈마, 오존 노출, 열 어닐링과 같은 후처리 공정을 적용하였다. 이러한 후처리 방법은 트랩 밀도(Dit)를 감소시키고 유전율을 향상시켜 인터페이스 품질을 개선하였으며, 이는 정전 용량 증가와 전기적 안정성 향상으로 이어졌다. 특히, 오존 노출과 O2플라즈마 처리는 산소 관련 결함을 감소시키고 전체 디바이스 성능을 향상시키는 데 매우 효과적인 것으로 나타났다. 마지막으로, 3D 통합 기술을 진전시키기 위한 중요한 단계로서 수직 적층 ZnO-HfO2 TFT 구조의 가능성을 탐구하였다. 전체 공정의 열 안정성을 고려하여 200°C 이하의 온도에서 상부 층 구조를 형성하는 것이 적합하다는 것이 확인되었다. 에폭시 수지 기반 폴리머를 스핀 코팅하여 인터레이어 물질로 사용하는 것이 가장 효과적인 것으로 나타났다. 해당 폴리머는 ZnO TFT 위에 코팅되었거나, 해당 폴리머 위에 ZnO TFT가 제작된 경우 모두에서 on-current와 임계 전압(Vth)의 저하가 미미한 것으로 확인되었다. 이는 해당 폴리머가 ZnO-HfO2 디바이스의 저온 적층을 가능하게 하는 인터레이어 물질로 적합함을 입증하였다. 이러한 결과는 수직 적층 디바이스 연구의 견고한 기초를 마련하였으며, 뉴로모픽 소자나 메모리 소자와 같은 응용 분야에서 중요한 가능성을 제시하였다. 핵심어: ZnO 두께, 어닐링 시간, 절연체 후처리, 적층 구조|Research on improving thin-film transistor (TFT) performance continues to progress, driven by the demands of next-generation electronic devices, including high-resolution displays, flexible electronics, and integrated circuits. Since the discovery of IGZO, oxide semiconductors have attracted significant attention due to their superior electrical properties, such as high mobility, optical transparency, and low-temperature compatibility. While sputtering techniques were initially dominant in oxide TFT fabrication, atomic layer deposition (ALD) has emerged as a more promising alternative, offering excellent film uniformity, precise thickness control, and compatibility with low-temperature processes. Among oxide materials, ZnO is one of important candidates due to its high electron mobility and simple composition for the channel material of TFT, making it ideal for applications requiring low thermal budgets. This study systematically investigated the electrical performance of TFT employing ALD-deposited ZnO by varying the channel thickness and annealing conditions. Additionally, the formation of insulating material on TFT was studied for vertical stacked design of TFTs which can be applied to neuromorphic hardware or new memory concepts. Critical performance metrics, including mobility, threshold voltage (Vth), subthreshold swing (SS), and hysteresis, were analyzed to determine the influence of these parameters. The results revealed that device performance was primarily affected by oxygen vacancy (Vo) concentration and minor improvements in crystallinity, as confirmed through XRD, AFM, and XPS analysis. Specifically, optimized performance was achieved with a 30 nm ZnO channel annealed at 180°C for 1 hour, demonstrating optimal values of mobility, stability, and carrier concentration. Furthermore, this study applied O2 plasma, ozone exposure, and thermal annealing as post- treatment processes to the HfO2 gate dielectric layer to investigate their effects on the ZnO-HfO2 interface. These post-treatment methods improved interface quality by reducing trap density (Dit) and enhancing the dielectric constant, resulting in increased capacitance and improved electrical stability. Among the techniques, ozone exposure and O2 plasma treatments were particularly effective in reducing oxygen-related defects and enhancing overall device performance. Finally, the feasibility of vertically stacked ZnO-HfO2 TFT structures, a critical step for advancing 3D integration technologies, was explored. Considering thermal budget of full process, it is suitable to form upper layer structures below 200°C. Spin coating of epoxy resin based polymer was identified as the most effective interlayer material. The epoxy resin-based polymer showed negligible degradation in on-current and threshold voltage, both when coated on ZnO TFTs and when ZnO TFTs were fabricated on top. This confirmed its viability as an interlayer material, enabling low-temperature stacking of ZnO-HfO2 devices. These findings establish a solid foundation for vertically stacked devices, presenting significant potential for applications in neuromorphic systems and memory devices. Keywords: ZnO TFT, channel thickness, annealing time, Dielectric Post treatment, Stacked ZnO TFT