본 개시의 일 실시예에 따른 전자 장치는, 곱셈 로직을 포함하는 곱셈기, 적어도 하나의 인스트럭션을 포함하는 메모리, 및 적어도 하나의 인스트럭션을 실행하는 적어도 하나의 프로세서를 포함하되, 적어도 하나의 프로세서는, 제1 입력 값 및 제2 입력 값을 획득하고, 제1 입력 값과 제2 입력 값의 자료형 및 정밀도를 식별하고, 식별된 자료형 및 정밀도에 기초하여, 제1 입력 값의 비트들과 제2 입력 값의 비트들을 곱셈 로직의 서브 곱셈 로직들에 분배하고, 서브 곱셈 로직들의 출력들에 기초하여 곱셈 로직의 적어도 하나의 출력을 획득한다.
