A Gain-Boosting Sampling PLL with Time-Interleaved Phase Detector for 6G Communication

Abstract

This thesis presents the design and analysis of a gain-boosting sampling phase-locked loop (PLL) with time-interleaved phase detector (PD) for future 6G communication systems. To support complex modulation such as 256-QAM, the PLL as a local oscillator (LO) must achieve sub-100 fs root-mean- square (RMS) jitter. Therefore, the fundamental operation of PLL and prior art are analyzed to further improve the jitter performance. The proposed design employs a gain-boosting PD to suppress the in- band phase noise (IBPN), while alleviating the input capacitance loading, which is the primary drawback of conventional gain-boosting technique, by adopting time-interleaved sampling operation. In this thesis, design procedure, circuit implementation, and phase-domain analysis of a gain-boosting sampling PLL with time-interleaved PD are discussed, thereby evaluating the phase noise contribution and optimizing the PLL design. The proposed PLL covers the frequency range of 14.5–15.5 GHz to support candidate frequency bands for 6G communication and consumes 8.55 mW at 15 GHz. Due to the gain-boosting PD, the RMS jitter of 46 fs is achieved from 10 kHz to 100 MHz, corresponding to a jitter-power figure-of-merit (FoM) of –257.4 dB. Furthermore, the narrow pulse and dummy sampling technique are employed, achieving –86 dBc reference spur. This PLL is designed in a 28- nm CMOS technology and occupies 0.0584 mm2.

Keywords: Phase-locked loop (PLL), sampling phase detector (SPD), gain-boosting, time- interleaved sampling, low-jitter|본 논문에서는 미래 6G 통신 시스템을 위한 시간 분할 위상 검출기 및 이득 향상 샘플링 위상 고정 루프 (PLL)의 설계 및 분석을 제시한다. 기존 PLL의 동작 원리 및 선행 연구를 분석하여 기존 구조의 한계를 규명하고, 지터 (jitter) 성능을 개선하기 위한 방안을 도출하였다. 제안된 설계는 이득 향상 샘플링 기반 위상 검출기를 적용하여 대역 내 위상잡음 (IBPN)을 억제하는 동시에, 기존 이득 향상 기법에서 주요한 문제로 제기되는 입력 커패시턴스를 완화하도록 구현되었다. 설계된 PLL은 샘플링 기반 위상 검출기, Gm 스테이지, 수동소자 루프 필터, 상보형 LC-VCO, MMD, 그리고 클록 생성기로 구성된다. 본 논문에서는 해당 PLL의 설계 절차 및 회로 구현에 대해 상세히 논의하며, 위상 영역 분석을 통해 각 스테이지의 위상잡음 기여도 추정 및 PLL 설계 최적화를 수행하였다. 제안된 PLL은 6G 통신 후보 대역을 목표로 14.5–15.5 GHz의 주파수 범위를 커버하며, 15 GHz에서 8.55 mW의 전력을 소모한다. 위상 검출기의 이득 향상 덕분에, 10 kHz부터 100 MHz 오프셋까지 통합하여 46 fs의 RMS 지터를 달성하였으며, 이는 –257.4 dB의 지터–전력 Figure-of-Merit(FoM)에 해당한다. 추가적으로, 좁은 펄스 및 더미 샘플링 기법을 적용하여 기준 클록 누설(reference feedthrough)과 스위치 비이상성(nonidealities)을 효과적으로 상쇄함으로써 –86 dBc의 기준 스퍼 성능을 달성하였다.

핵심어: 위상 고정 루프, 샘플링 위상 검출기, 이득 향상, 시간 분할 샘플링, 저지터