FeFET-based Time-domain Compute-In-Memory Macro with multi-objective performance optimization

Abstract

This thesis presents a FeFET-based Time-Domain Compute-In-Memory(TD-CIM) macro and a supporting hardware-software co-design framework. The target devices exhibit an extreme resistance ratie (LRS = 1M Ω, HRS 1G Ω), under which conventional voltage- or current- mode sensing sufferes from slow bit-line discharge, narrow sensing margins, and excessive analog amplification overhead. We therefore convert the column conductance accumulation into a discharge time and digitize it using a VTC-TDC readout chain, eliminating the need for high-gain analog circuits. A parallel LRS assist path and voltage remapping further shorten the discharge latency and stabilize the TDC input range, improving robustness against PVT and device vrations. At the system level, structured sparsity is learned via LGD-RPP, and NSGA-II explores accuracy- memory-tile trade-offs to provide Pareto-optimal operating points tailored to edge constraints. Simulation results show that the proposed approach reduces latency while maintaining accuracy with lower energy and memory footprints. Overall, this work establishes a practical time-domain readout paradigm for high-resistance nonvolatile-memory PIM and a coherent path to system-level optimization through co-design Keywords: FeFET, Compute-In-Memory, Time-Domain Sensing, TDC, Strcutred Pruning, NSGA-II |본 논문은 FeFET 기반 시간 도메인 Compute-In-Memory(TD-CIM) 매크로와 이를 지원하는 하드웨어, 소프트웨어 코디자인 프레임워크를 제안한다. 대상 소자는 극단적인 저항비(LRS≈1 MΩ, HRS≈1 GΩ)를 보이며, 이 하에서 전통적 전압/전류 모드 센싱은 느린 비트라인 방전, 좁은 감지 마진, 과도한 아날로그 증폭기 오버헤드 문제를 노출한다. 이에 열(컬럼) 등가 전도 합을 방전 시간으로 변환하고 VTC–TDC 판독 체인으로 디지털화하여 고이득 아날로그 회로 의존도를 제거하였다. 또한 병렬 LRS 어시스트와 전압 리매핑을 통해 방전 지연을 단축하고 TDC 입력 범위를 안정화함으로써 PVT 및 소자 변동에 대한 강건성을 향상시켰다. 시스템 차원에서는 LGD–RPP를 이용해 구조적 희소성을 학습하고, NSGA-II로 정확도–메모리타일 수 간 상충을 탐색하여 엣지 제약에 부합하는 Pareto 최적 운용점을 제공한다. 시뮬레이션 결과, 제안 방식은 정확도를 유지하면서 지연을 감소시키고 에너지·메모리 발자국을 축소함을 확인하였다. 종합하면, 본 연구는 초고저항 비휘발성 메모리 PIM에 적합한 실용적 시간 도메인 판독 패러다임을 제시하고, 코디자인 기반의 시스템 수준 최적화 경로를 정립하였다.