Design of a High-Speed SerDes Analog Front-End and Eye Monitor

Abstract

This thesis presents the design of a SerDes Analog Front-End (AFE) to compensate for severe channel loss in high-speed wireline communication systems, and an on-chip Eye-Opening Monitor (EOM) for performance verification. The AFE was implemented in 14nm and 28nm processes using a low-power, inverter- based subtractive topology. A key feature is the replacement of traditional passive components, such as resistors and inductors, with active inverter cells to minimize chip area. Furthermore, it incorporates extensive digital calibration functions to adapt to various channel environments. Concurrently, a 2-D EOM was designed in a 28nm process to precisely verify the AFE's performance without signal distortion from external probing. The EOM accurately samples the signal using a Strong-Arm latch comparator and a sample-and-hold (S&H) circuit. For the data processing part, an asynchronous under- sampling technique was applied to maximize power and area efficiency. This research demonstrates the design methodology and implementation feasibility of an efficient, integrated AFE and EOM solution. Keywords: SerDes, Analog Front-End (AFE), Eye-Opening Monitor (EOM), inverter-based topology, digital calibration, asynchronous under-sampling, wireline communication|본 논문은 고속 유선 통신 시스템의 심각한 채널 손실을 보상하기 위한 SerDes AFE (Analog Front-End) 설계와, 성능 검증을 위한 온칩 EOM (Eye-Opening Monitor) 설계를 제시합니다. AFE는 14nm 및 28nm 공정에서 저전력 인버터 기반 감산 토폴로지(subtractive topology)를 사용하여 구현되었습니다. 핵심 특징은 저항이나 인덕터와 같은 전통적인 수동 소자를 능동 인버터 셀(active inverter cell)로 대체하여 칩 면적을 최소화한 것입니다. 또한, 다양한 채널 환경에 적응하기 위해 광범위한 디지털 보정(digital calibration) 기능을 포함합니다.

동시에, 외부 프로빙(probing)으로 인한 신호 왜곡 없이 AFE의 성능을 정밀하게 검증하기 위해 2-D EOM이 28nm 공정으로 설계되었습니다. EOM은 Strong-Arm 래치 비교기(latch comparator)와 S&H (sample-and-hold) 회로를 사용하여 신호를 정확하게 샘플링합니다. 데이터 처리 부분(data processing part)에는 전력 및 면적 효율을 극대화하기 위해 비동기식 언더샘플링(asynchronous under-sampling) 기술이 적용되었습니다. 본 연구는 효율적인 통합 AFE 및 EOM 솔루션의 설계 방법론과 구현 가능성을 보여줍니다.