Design of 32-Gbps Transmitter With Configurable 3-Tap FFE For High-Speed Wireline Interfaces

Abstract

This thesis details the design and implementation of a 32-Gbps transmitter with a configurable 3-tap feed forward equalizer (FFE) for high-speed wireline interfaces. First, a baseline 32-Gbps transmitter was designed and implemented in a 28-nm CMOS process to establish a wideband architecture. The transmitter integrates a resistive feedback inverter with an approximately 1 kΩ feedback resistance to extend the bandwidth by reducing both the output RC time constant and the Miller effect. Furthermore, a programmable impedance matching circuit is implemented to minimize signal reflection and address process, voltage, and temperature (PVT) variations. Building on this baseline design, a configurable 3-tap FFE architecture is then designed to mitigate channel attenuation and inter symbol interference (ISI). This architecture introduces variable equalization coefficients for the main, pre, and post cursors. Additionally, a duty cycle corrector (DCC) and a quadrature error corrector (QEC) are designed to resolve multi-phase clock mismatches in the high-speed clocking network. This thesis details the design of the integrated transmitter and clock correction circuits. Simulations demonstrate that the DCC and QEC effectively compensate for clock distortions under an 8GHz clock frequency. Specifically, the DCC corrects the duty cycle to within a margin of ±0.5°, and the QEC compensates for input phase errors ranging from 64° to 108° with an accuracy of ±1°. Operating from a 0.9V supply, the overall transmitter consumes 28.64 mW, corresponding to a power efficiency of 0.895 pJ/bit. The system verification confirms that the structure achieves a 32-Gbps data rate with an improved eye opening, demonstrating a viable path toward highly integrated, high speed wireline transceivers. Keywords: High speed transmitter, Feed forward equalization (FFE), Duty cycle corrector (DCC), Quadrature error corrector (QEC), Wireline interface|본 논문은 고속 유선 인터페이스를 위한 설정 가능한 3-탭 피드 포워드 등화기가 포함된 32-Gbps 송신기의 설계 및 구현에 대해 기술한다. 먼저, 광대역 아키텍처를 구축하기 위해 28-nm CMOS 공정을 사용하여 베이스라인 32-Gbps 송신기를 설계하고 구현하였다. 해당 송신기는 출력 RC 시상수와 밀러 효과를 동시에 줄여 대역폭을 확장하기 위해 약 1 kΩ의 피드백 저항을 갖는 저항 피드백 인버터를 통합하였다. 또한, 신호 반사를 최소화하고 공정, 전압, 온도 변동에 대응하기 위해 프로그래밍 가능한 임피던스 매칭 회로를 구현하였다. 이러한 베이스라인 설계를 바탕으로 채널 감쇠 및 심볼 간 간섭을 완화하기 위해 설정 가능한 3-탭 피드 포워드 등화기 아키텍처를 설계하였다. 이 아키텍처는 메인, 프리, 포스트 커서에 대해 가변적인 등화 계수를 도입하였다. 추가로, 고속 클럭 네트워크 내의 다상 클럭 미스매치를 해결하기 위해 듀티 사이클 보정기와 위상 오차 보정기를 설계하였다. 본 논문은 통합 송신기 및 클럭 보정 회로의 상세 설계를 다룬다. 시뮬레이션 결과, DCC 와 QEC 가 8GHz 클럭 주파수 하에서 클럭 왜곡을 효과적으로 보상함을 확인하였다. 구체적으로 DCC 는 0.5° 이내의 마진으로 듀티 사이클을 보정하며, QEC 는 64°에서 108° 사이의 입력 위상 오차를 1° 이내의 정밀도로 보상한다. 0.9V 공급 전압에서 동작하는 전체 송신기의 전력 소모량은 채널 1 에 대해서 28.64 mW 이며 채널 2 에 대해서 29.39mW 의 결과를 보이며, 이는 각각 0.895 pJ/bit, 0.918 pJ/bit 의 전력 효율에 해당한다. 시스템 검증 결과, 본 구조가 다양한 채널 환경에서 향상된 아이 오프닝 특성을 보이며 1 pJ/bit 이하의 에너지 효율로 32-Gbps 의 데이터 속도를 안정적으로 달성함을 확인하였다.