A Voltage-Sensing-based Logic-Compatible Embedded NAND Flash Compute-In-Memory Macro for Edge Device

Abstract

Compute-in-memory (CIM) has emerged as a promising architecture to address the memory wall in conventional von-Neumann systems, particularly for data-intensive applications in machine learning (ML) and edge computing. Among various non-volatile memory (NVM) technologies, embedded flash (eFlash) is attractive for CIM due to its high density, low-power operation, and compatibility with standard CMOS processes. This thesis presents the first implementation of voltage-sensing-based multiply-and-accumulate (MAC) operations in an eFlash-based CIM macro. The proposed architecture improves area efficiency and scalability by eliminating the computation-related peripheral circuits used in prior eFlash-based CIM implementations. A logic-compatible embedded NAND (eNAND) flash structure is employed to support high-density integration and multi-level synaptic weight representation. To ensure reliable operation, location-dependent reference and pass voltages are applied, compensating for variations along the eNAND string. The sensing margin is further improved by dynamically selecting between single-ended and differential sensing modes based on input conditions. The proposed CIM macro is fabricated in TSMC 65nm GP CMOS technology with an active area of 0.61 mm². Measurement results confirm successful MAC computation using voltage sensing. The proposed architecture offers a compact and energy-efficient solution for scalable CIM in next-generation edge devices.|인-메모리 연산은 기존 폰 노이만 구조에서 발생하는 메모리 병목 문제를 해결하기 위한 유망한 구조로 주목받고 있으며, 특히 머신러닝과 엣지 컴퓨팅과 같은 데이터 집약적 응용 분야에 적합하다. 다양한 비휘발성 메모리 기술 중 임베디드 플래시는 높은 집적도, 저전력 특성, 표준 CMOS 공정과의 높은 호환성으로 인해 인-메모리 연산 구현에 적합한 메모리 기술로 평가된다. 본 논문에서는 임베디드 플래시 기반 인-메모리 연산 구조에서 전압 센싱 기반의 곱셈-누산 연산을 최초로 구현하였다. 제안된 구조는 기존 구조에서 연산을 위해 필요했던 주변 회로를 제거하여 면적 효율성과 확장성을 개선하였다. 고밀도 집적과 다중 수준 시냅스 가중치 표현을 위해 로직 호환형 임베디드 NAND 플래시 구조를 채택하였다. 신뢰성 있는 동작을 위해 셀의 물리적 위치에 따라 기준 전압과 패스 전압을 달리 적용하였으며, 입력 조건에 따라 단말 또는 차동 감지 방식을 선택하여 감지 마진을 향상시켰다. 제안된 인-메모리 연산 매크로는 TSMC 65나노미터 CMOS 공정으로 제작되었으며, 유효 면적은 0.61 제곱밀리미터이다. 측정 결과를 통해 전압 판독 기반 MAC 연산의 정확한 동작을 확인하였다. 본 연구는 차세대 엣지 디바이스를 위한 소형화되고 에너지 효율적인 인-메모리 연산 구조를 제시한다.