Design and Implementation of a High-Speed DAQ/AWG Integrated System Based on Zynq UltraScale+ RFSoC

Abstract

This thesis presents the design and implementation of a high-speed signal generation and data acquisition system on the AMD Xilinx ZCU208 RFSoC evaluation board, addressing the need for reconfigurable, low-cost GHz-range instrumentation where commercial AWG and digitizer systems present prohibitive costs and limited flexibility. Two principal contributions are made. First, on the signal generation side, a quantitative characterization of AWG output fidelity across the full first Nyquist zone is presented, identifying DAC imaging as the dominant SFDR-limiting mechanism above 1 GHz and analytically separating its contribution from sinc roll-off and harmonic distortional decomposition that provides actionable design guidance for future RFSoC- based signal generators. Second, on the data acquisition side, a bandwidth-exact 14-bit packing scheme is derived from first principles to resolve the mismatch between the native 9.6 GB/s ADC output rate and the 8.8– 9.2 GB/s sustained DDR4 write bandwidth, enabling lossless continuous capture without data loss. The signal generation subsystem implements an 8-channel AWG using the FPGA's Block RAM resources, with each channel operating independently at 6.4 GSPS and 14-bit resolution. The data acquisition subsystem achieves lossless 4.8 GSPS capture into DRAM through an optimized 14-bit packing scheme that eliminates the bandwidth overhead of conventional 16-bit-padded storage. An asynchronous clock domain crossing strategy and AXI4-based DMA architecture ensure reliable high-throughput transfer to external memory. All low-level hardware control is abstracted through a Python-based interface over Ethernet, enabling end-to-end operation without FPGA expertise. Experimental results demonstrate clean AWG output across all eight channels and confirm bit-exact data integrity of the acquisition system under sustained full-rate operation.|본 논문은 AMD Xilinx ZCU208 RFSoC 평가 보드를 기반으로 한 고속 신호 생성 및 데이터 획득 통합 시스템의 설계와 구현을 제시합니다. 상용 임의 파형 생성기(AWG) 및 디지타이저 시스템은 높은 도입 비용과 제한적인 재구성 유연성으로 인해 GHz 대역 계측 환경에서의 활용에 제약이 따릅니다. 본 연구는 단일 RFSoC 플랫폼 위에서 이를 대체할 수 있는 재구성 가능한 저비용 솔루션을 제시함으로써 이러한 문제를 해결하고자 합니다.

신호 생성 서브시스템은 FPGA의 블록 RAM 자원을 활용한 8채널 AWG로 구성되며, 각 채널은 6.4 GSPS, 14비트 분해능으로 상호 독립적으로 동작합니다. 데이터 획득 서브시스템은 기존의 16비트 패딩 저장 방식에서 발생하는 불필요한 대역폭 오버헤드를 제거한 최적화된 14비트 패킹 기법을 적용하여 4.8 GSPS의 무손실 DRAM 캡처를 실현합니다. 클럭 도메인 간 신호 전달에는 비동기 클럭 도메인 크로싱 전략을 채택하였으며, AXI4 기반 DMA 아키텍처를 통해 외부 메모리로의 신뢰성 높은 고속 데이터 전송을 구현합니다.

모든 하드웨어 저수준 제어는 이더넷 기반 Python 인터페이스를 통해 추상화되어, FPGA 전문 지식 없이도 시스템 전체의 엔드-투-엔드 운용이 가능하도록 설계되었습니다. 실험 결과, 전체 8개 채널에 걸쳐 양호한 AWG 출력 파형이 확인되었으며, 지속적인 최대 전송률 동작 조건에서 데이터 획득 시스템의 비트 수준 데이터 무결성이 검증되었습니다.