A Low-Voltage, High Linearity Time-Based ADC

Abstract

In this paper, I propose a time-based Analog to Digital Converter (ADC) with high linearity at a low voltage of 0.5 V. In the conventional ADC architecture, analog signal is processed in the voltage domain to represent a digital value corresponding to the input voltage. For this reason, lowering the supply voltage in order to have low power system limits the voltage range that the ADC can handle and finally resulting in a reduction in the dynamic range. In this paper, I propose a time domain signal processing method using Voltage-Controlled-Oscillator (VCO) to solve this problem. That is, the phase change of the VCO is observed within a certain time window by using the characteristic that the output frequency of the VCO changes according to the input voltage. The output frequency of the VCO is controlled by a bulk-driven technique, and by using this technique, the VCO with high linearity can be designed at low voltage. However, in order to improve the SNR performance, it is necessary to lower the noise level of the system itself. In the structure of this paper, VCO is the biggest one that influences on noise level of this system. The VCO has a limitation in that the flicker noise is dominant at low frequency. So, the system cannot achieve the desired noise level. To solve this problem, chopping technique is used. In particular, since the proposed structure requires digital demodulation in the digital domain, digital demodulation technique is used to remove flicker noise from the VCO.

I implement a simple VCO quantizer using a counter to design a time-based ADC with low power consumption, low input referred noise and high linearity at 200Hz bandwidth. this system can be used to measure local signal potential (LFP) which is a neural signal. |이 논문은 0.5 V의 낮은 공급 전압에서 높은 선형성을 갖는 전압 제어 발진기를 설계하여 낮은 공급 전압에서 높은 동적 범위를 갖는 시간 기반의 ADC를 제안하였다. 기존의 VCO 기반의 ADC의 경우에는 1차 잡음 변형 효과를 가져가 원하는 대역폭 내에서 양자화 잡음을 최대한으로 낮출 수 있었다. 하지만 본 논문의 구조는 VCO에서 발생하는 플리커 잡음을 줄이기 위해 차퍼 기술을 썼다. 따라서 신호가 복조될 때 잡음 변형된 양자화 잡음이 대역폭 안으로 들어오기 때문에 원하는 대역폭에서 잡음 레벨이 다시 높아지는 현상이 발생한다. 이를 피하기 위해 본 논문의 구조는 잡음 변형의 효과를 가져가지 않았다.

낮은 공급 전압에서 ADC의 높은 해상도를 가져가기 위해 전압 영역이 아닌 시간 영역에서 신호를 처리하였고, 이러한 이유 때문에 VCO를 사용하여 VCO 출력 파형의 상승 에지를 세는 회로를 구현하였다. 이때, 전체 시스템의 SQNR 성능을 높이기 위해 VCO의 29개의 위상을 모두 세었고, 이를 통해 80dB의 SQNR이 나올 수 있도록 설계하였다. 또한, VCO에서 발생하는 위상 잡음을 줄이기 위해 트랜지스터의 크기를 크게 가져갔고, 차퍼 기술을 이용하여 플리커 잡음의 영향을 최대한으로 줄이도록 노력하였다. 전체 시스템은 200Hz 대역폭 내에서 3.2uW의 전력 소모를 가진다.