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SCOPUS
This thesis presents the design of high-speed, low-power successive approximation register (SAR) analog-to-digital converters (ADCs) for wireline data communication systems. First, an 8-bit loop-unrolled SAR ADC was designed and fully implemented in a 28nm CMOS process to establish a scalable and efficient architecture. The converter operates at 1 GS/s and integrates eight asynchronous common-stage blocks with background offset calibration. Post-layout simulations show that the 8-bit ADC achieves an effective number of bits (ENOB) of 6.73 while consuming 3.47 mW from a 0.9 V supply. Building on this modular design, a 10-bit pipelined SAR ADC architecture is then proposed to support higher resolution. This two-stage architecture reuses the core components of the 8-bit ADC and introduces a self-timed clocking scheme for interstage residue amplification. This thesis details the architectural and schematic-level design of the 10-bit ADC. While the full system performance verification remains as future work due to the incomplete implementation of the interstage amplifier, the proposed structure demonstrates a viable path toward scalable, high-resolution ADCs. Keywords: SAR ADC, pipelined SAR, loop-unrolled architecture, comparator calibration, wireline communication|본 논문에서는 유선 통신 시스템을 위한 고속, 저전력 아날로그-디지털 변환기를 설계하였다. 제안된 구조는 두 가지 ADC 아키텍처로 구성된다. 첫 번째로, 빠른 속도와 고효율 달성을 위해 loop-unrolled 방식으로 8비트 SAR ADC를 구현하였고, 두 번째로 이를 기반으로 분해능 향상을 위해 10비트 파이프라인 SAR ADC 구조를 제안하였다.
8비트 loop-unrolled SAR ADC는 비교기의 병렬 동작과 비동기식 로직을 기반으로 높은 샘플링 속도를 달성하였고, 내장된 오프셋 보정 회로를 통해 정확도를 향상시켰다. 이 구조는 TSMC 28nm HPC+ 공정에서 구현되었으며, 0.9V 동작 전압 및 500 mVpp,diff입력 조건에서 유효비트수(ENOB) 6.73비트를 달성하였다.
10비트 파이프라인 SAR ADC는 첫 번째 스테이지에서 상위 비트를 변환하고, 그 결과를 증폭하여 두 번째 스테이지에서 나머지 하위 비트를 변환하는 구조로 설계되었다. 본 논문에서는 회로 구성 및 스테이지 간 동작 타이밍에 대한 상세 설계를 수행하였으나, 증폭기 구현이 완료되지 않아 전체 시스템의 성능 검증은 향후 과제로 남겨두었다. 제안된 구조는 확장성 있는 고해상도 ADC의 구현 가능성을 제시한다.
핵심어: SAR ADC, pipelined SAR, loop-unrolled architecture, comparator calibration, wireline communication
