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dc.contributor.advisor 이정협 - Yeonjae Shin - 2022-07-07T02:28:57Z - 2022-07-07T02:28:57Z - 2021 -
dc.identifier.uri en_US
dc.identifier.uri -
dc.description.abstract This thesis proposed an antiphase-synchronized dual ring oscillator based voltage doubler with power optimizable feedback loop. This voltage doubler is suitable for wearable IoT devices that use battery power in terms of power efficiency and area. The antiphase-synchronization with two ring oscillator makes the output voltage ripple smaller which is inevitable in ring oscillator based voltage doubler due to its phase mismatch. Minimizing such ripple can reduce energy and area consumption by eliminating the need for an additional ripple reduction circuit. Besides, the power efficiency will be optimized by the digital feedback loop. It detects the output voltage and tunes the frequency according to the equation about the relationship between the output voltage and power efficiency. This chip is fabricated in the 180nm CMOS process and occupies 0.086$\text{mm}^2$. It achieves 79\% power efficiency within the load current 35 - 90 $\mu A$. It is not the best power efficiency compared to other state-of-the-art circuits. However, it is not suitable for a one-to-one comparison with other circuits that needs external blocks such as LDO for ripple reduction, clock, and supply voltage for the feedback loop. -
dc.description.statementofresponsibility Y -
dc.description.tableofcontents I. Introduction 1
1.1 Background 1
1.1.1 Types of PMIC 2
1.2 Key Specifications of DC-DC Converters 4
1.2.1 Voltage Conversion Efficiency 4
1.2.2 Power Efficiency 5
1.2.3 Output Voltage Ripple 7
1.2.4 Start-up time 8
II.Literature Review 9
2.1 Dickson Voltage Multiplier 9
2.2 Cross-coupled Voltage doubler 11
2.3 Self-oscillating voltage doubler 12
2.3.1 Self-oscillating 12
2.3.2 Feedback topology 14
III.Proposed System 17
3.1 System Design 17
3.1.1 Antiphase-synchronized two single-ended stacked ring structure 18
3.1.2 Feedback blocks 19
3.2 Circuit design 20
3.2.1 Delay cell 20
3.2.2 Phase synchronizing block 21
3.2.3 Latched comparator 22
3.2.4 Charge pump 23
IV.Measurement Results and Conclusions 24
4.1 Measurement Results 24
4.2 Conclusions 32
References 33
dc.format.extent 36 -
dc.language eng -
dc.publisher DGIST -
dc.subject Low-ripple, Charge pump, Capacitive voltage doubler, clockless, power optimization, 낮은 리플, 자가 발진, 되먹임, 전력 효율, 역 위상 동기화 -
dc.title An Antiphase-synchronized Dual Ring Oscillator Based Capacitive Voltage Doubler with Power Optimizable Feedback Loop -
dc.title.alternative 전력 최적화가 가능한 되먹임 폐회로가 있는 역 위상 동기화 듀얼 링 발진기 기반 축전기 방식 승압 회로 -
dc.type Thesis -
dc.identifier.doi 10.22677/thesis.200000361640 -
dc.description.alternativeAbstract 이 논문은 전력 최적화가 가능한 되먹임 폐회로가 있는 역 위상 동기화 듀얼 링 발진기 기반 축전기 방식 승압 회로를 제안한다. 이 승압회로는 전력효율과 면적측면에서 배터리 전원을 사용하는 웨어러블 IoT 장치에 적합하다. 링 발진기 기반 승압회로는 위상차이로 인해 리플을 작게 만드는 것이 불가능하지만 두 링 발진기를 역 위상 동기화시킴으로서 출력 전압 리플을 작게 만들 수 있다. 이러한 리플의 최소화는 뒷단에 추가적인 리플 절감 회로의 필요를 없애 에너지와 면적 소모를 줄일 수 있다. 또한, 출력전압과 최대 전력 효율의 상관관계를 수식적으로 풀어내어 출력전압을 확인함으로서 디지털 되먹임 폐회로가 발진기의 주파수를 조정하여 승압회로가 최대 전력 효율 점에서 동작할 수 있도록 했다. 이 회로는 0.18 $\mu$m CMOS 공정으로 제작되었으며 0.086 $\text{mm}^2$의 소비면적을 차지한다. 부하 전류 35 - 90 $\mu A$ 내에서 79 \%의 전력 효율을 달성했다. 다른 최첨단 회로들에 비해 최고의 전력효율은 아니지만 LDO, 클럭 혹은 공급 전압과 같은 외부 블록이 필요하지 않기 때문에 이러한 요소의 전력 손실등과 같은 단점들을 포함하지 않은 다른 회로들과의 일대일 비교하기에는 적합하지 않다. 향후 이 회로에 현재 적용되어있는 되먹임 방법을 더 직관적인 방법으로 바꾸고자 한다. - Master -
dc.contributor.department Information and Communication Engineering -
dc.contributor.coadvisor Jaeha Kung - 2021/02 -
dc.publisher.location Daegu -
dc.description.database dCollection -
dc.citation XT.IM 신64 202102 -
dc.contributor.alternativeDepartment 정보통신융합전공 -
dc.contributor.affiliatedAuthor Yeonjae Shin -
dc.contributor.affiliatedAuthor Junghyup Lee -
dc.contributor.affiliatedAuthor Jaeha Kung -
dc.contributor.alternativeName 신연재 -
dc.contributor.alternativeName Junghyup Lee -
dc.contributor.alternativeName 궁재하 -
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Department of Electrical Engineering and Computer Science Theses Master


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